در این مقاله نشان داده می شود که استفاده از زبان های استاندارد توصیف مدار مانند Verilog HDL به همراه PLI ابزار مناسب و ساده ای برای طراحی و شبیه سازی مدارهای ناهمگام در تمام سطوح تجزید از توصیف رفتاری (CSP) تا سطح سویچ را فراهم می آورد. روش ارایه شده اجازه می دهد تا کدهای CSP (Communicating Sequential Process) در یک شبیه ساز متداول Verilog شبیه سازی گردد. پیاده سازی الگوریتم ارایه شده نیز بسیار ساده می باشد (حدود 100 خط کد) و بنابراین طراحان مدارهای ناهمگام می توانند آن را برای کاربردهای خود پیاده سازی نموده و بهینه نمایند. مزیت دیگر این روش در این است که به ابزار خاص یا پیش پردازش برای نیازی ندارد. مدار از ابتدایی ترین مرحله طراحی می تواند توسط زبان Verilog توصیف شود و در عین حال از ساختارهای کانال های ارتباطی به عنوان یک عملیات اتمی و همچنین امکانات برای موازی سازی در سطوح پایین استفاده شود. از نظر ما این روش جایگزین استفاده از روش هایی خواهد گردید که در آنها مدار با استفاده از زبان های مشتق شده از CSP توصیف می گردید و امکان تبادل کد بین طراحان و همچنین استفاده از کدهای مدارهای همگام را فراهم خواهد نمود.